數字IC設計及EDA應用 (本科) 杜慧敏 鄧軍勇 9787115610508 【台灣高等教育出版社】
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物品所在地：中國大陸
原出版社：人民郵電
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| *完成訂單後正常情形下約兩周可抵台。 *本賣場提供之資訊僅供參考，以到貨標的為正確資訊。 印行年月：202307*若逾兩年請先於私訊洽詢存貨情況，謝謝。 台灣(台北市)在地出版社，每筆交易均開具統一發票，祝您中獎最高1000萬元。 書名：數字IC設計及EDA應用 (本科) ISBN：9787115610508 出版社：人民郵電 著編譯者：杜慧敏 鄧軍勇 叢書名：普通高等學校電類規劃教材 頁數：367 所在地：中國大陸 *此為代購商品 書號：1555151 可大量預訂，請先連絡。 內容簡介 本書主要講解基於標準單元的大規模數字IC設計，介紹自頂向下的設計方法和設計流程，用Verilog HDL描述數字IC時常用的規範、設計模式與設計方法，以及數字IC設計流程中Linux/Solaris平台上主流的EDA工具，包括模擬工具VCS、邏輯綜合工具Design Compiler、靜態時序分析工具Prime Time、形式化驗證工具Formality、腳本語言TCL以及編譯工具ICC等。本書內容按照基於標準單元的數字IC開發流程安排章節，包括緒論、用Verilog HDL描述可綜合電路、動態驗證、EDA工具運行環境簡介、TCL簡介、邏輯綜合、靜態時序分析、形式化驗證、物理設計等。本書通過實際的工程例子說明設計規範和方法，以及相應的EDA工具的使用細節與注意事項，力求使初學者能夠熟練使用Verilog HDL描述數字IC，並初步掌握EDA工具的基本功能和使用方法。 本書面向集成電路設計與集成系統、微電子科學與工程專業高年級本科生和相關專業低年級研究生，以及有一定Verilog HDL基礎、未來願意從事數字IC設計的科技人員。目錄 第1章 緒論1 1 EDA工具發展概述 1 2 數字集成電路設計流程 1 3 自頂向下與自底向上設計方法 1 4 在RTL描述時序電路 1 5 主流EDA工具 習題1 第2章 用Verilog HDL描述可綜合電路 2 1 代碼規範概述 2 2 命名規範與格式規範 2 2 1 文件頭說明 2 2 2 命名及相關規範 2 2 3 格式規範 2 3 Verilog HDL關鍵語法規範 2 3 1 信號定義規範 2 3 2 組合電路建模 2 3 3 generate語句的用法 2 3 4 只讀常數表 2 4 時鐘與複位相關問題 2 4 1 時鐘電路 2 4 2 複位電路 2 4 3 電路時序 2 4 4 跨時鐘域電路 2 5 常用的設計方法 2 5 1 基於乒乓操作的設計 2 5 2 基於狀態機的設計 2 5 3 基於流水線的設計 2 5 4 用握手協議進行數據交換 2 5 5 仲裁設計 2 6 設計舉例 2 6 1 XLGMII簡介 2 6 2 乙太網幀結構 2 6 3 MAC_RX功能介紹 2 6 4 MAC_RX輸人輸出定義 2 6 5 MAC_RX輸人輸出時序說明 2 6 6 乙太網幀頭信息提取說明 2 6 7 頂層設計 2 6 8 xlgmii_pmd2core模塊 2 6 9 xlgmii_rx模塊 習題2 第3章 動態驗證 3 1 驗證的概念 3 2 驗證方法 3 3 驗證平台搭建 3 4 驗證平台實例 3 4 1 基本驗證平台實例 3 4 2 複雜功能驗證平台實例 3 5 Synopsys VCS模擬流程簡介 3 5 1 VCS簡介 3 5 2 VCS兩種工作模式 3 5 3 VCS-DVE基本模擬流程 3 5 4 VCS圖形化的集成調試環境 3 5 5 VCS代碼覆蓋率統計 3 6 門級模擬 3 6 1 綜合後門級網表模擬 3 6 2 版圖后網表模擬 3 6 3 帶有非同步路徑的時序模擬 習題3 第4章 EDA工具運行環境簡介 4 1 Linux系統 4 1 1 Linux簡介 4 1 2 Linux常用命令 4 2 vi編輯器 4 2 1 基本操作 4 2 2 使用技巧 習題4 第5章 TCL簡介 5 1 TCL基礎 5 1 1 TCL命令的基本語法 5 1 2 TCL表達式和計算命令 5 1 3 TCL中的字元串操作 5 2 TCL中的數據結構 5 2 1 列表操作 5 2 2 數組操作 5 3 TCL中的控制結構 5 3 1 if命令 5 3 2 switch命令 5 3 3 循環命令 5 4 過程命令 習題5 第6章 邏輯綜合 6 1 邏輯綜合簡介 6 1 1 DC簡介 6 1 2 時序分析相關概念 6 1 3 綜合流程 6 2 邏輯推斷 6 3 圖形用戶界面 6 3 1 Design Analyzer 6 3 2 Design Vision 6 4 基於TCL的命令行界面 6 4 1 工具啟動 6 4 2 設計讀入與鏈接 6 4 3 工作環境設置 6 4 4 設計約束 6 4 5 設計優化 6 4 6 導出報告 6 4 7 保存設計 6 5 綜合報告分析 6 5 1 面積報告 6 5 2 時序報告 6 5 3 時序檢查報告 6 5 4 設計檢查報告 6 5 5 其他報告 6 6 腳本實例 習題6 第7章 靜態時序分析 7 1 靜態時序分析簡介 7 1 1 基本概念 7 1 2 Prime Time簡介 7 2 PT命令行界面 7 2 1 工具初始化 7 2 2 設計讀入 7 2 3 時序約束 7 2 4 導出報告 7 3 延時約束與反標 7 3 1 基本約束與布圖前時序分析 7 3 2 基於寄生參數反標的時序分析 7 3 3 基於SDF的延時數據反標 7 4 時序例外分析 7 4 1 設置偽路徑 7 4 2 設置多周期路徑 7 4 3 設置最大和最小路徑延時 7 4 4 時序例外的優先順序 7 5 工作條件分析 7 5 1 單一工作條件分析 7 5 2 片上參數變化工作條件分析 7 5 3 考慮CRPR的片上參數變化工作條件分析 習題7 第8章 形式化驗證 8 1 Formality中的基本概念 8 1 1 參考設計與實現設計 8 1 2 比較點和邏輯錐 8 1 3 設計等價 8 1 4 容器 8 2 基於Formality的ASIC設計流程 8 3 Formality驗證流程 8 3 1 環境設置 8 3 2 啟動Formality 8 3 3 Guidance 8 3 4 Setup 8 3 5 Match 8 3 6 Formality形式化驗證 習題8 第9章 物理設計 9 1 ICC簡介 9 2 數據準備 9 2 1 物理庫：Milkyway資料庫 9 2 2 邏輯庫：db文件 9 2 3 數據建立示例 9 2 4 總結示例 9 3 設計規劃 9 3 1 概述 9 3 2 創建布圖規劃 9 3 3 VFP 9 3 4 降低擁塞 9 3 5 電源網路綜合 9 3 6 降低延遲 9 3 7 寫出DEF文件並重新綜合 9 4 布局 9 5 時鐘樹綜合 9 5 1 時鐘樹綜合建立 9 5 2 時鐘樹綜合核心流程 9 6 布線 9 6 1 Zroute簡介 9 6 2 布線準備 9 6 3 設置布線選項 9 6 4 時鐘線布線 9 6 5 信號布線 9 6 6 詳細資料或其他書籍請至台灣高等教育出版社查詢，查後請於PChome商店街私訊告知ISBN或書號，我們即儘速上架。 |
