ASIC設計與綜合-使用Verilog進行RTL設計 9787030788283 瓦伊巴夫.塔拉特

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物品所在地:中國大陸
原出版社:科學
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書名:ASIC設計與綜合-使用Verilog進行RTL設計
ISBN:9787030788283
出版社:科學
著編譯者:瓦伊巴夫.塔拉特
叢書名:數字IC設計工程師叢書
頁數:270
所在地:中國大陸 *此為代購商品
書號:1655513
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內容簡介

本書全面介紹使用Verilog進行RTL設計的ASIC設計流程和綜合方法。 本書共20章,內容包括ASIC設計流程、時序設計、多時鐘域設計、低功耗的設計考慮因素、架構和微架構設計、設計約束和SDC命令、綜合和優化技巧、可測試性設計、時序分析、物理設計、典型案例等。本書提供了大量的練習題和案例分析,可以幫助讀者更好地理解和掌握所學的知識。 本書適合數字IC設計工程師閱讀,也可作為高等院校微電子、自動化、電子信息等相關專業師生的參考用書。

作者簡介

瓦伊巴夫·塔拉特 「1 Rupee S T」的企業家和導師。1995年在Kolhapur的Shivaji大學獲得BE(電子)學位,並因在所有工程學科中排名第一而獲得金牌。1999年獲得印度孟買理工學院(IIT)的工程碩士(航空控制和制導)學位。擁有超過18年的半定製ASIC和FPGA設計經驗,主要使用HDL語言,如Verilog和VHDL。曾作為顧問、高級設計工程師和技術經理與一些跨國公司合作。專業領域包括使用VHDL的RTL設計、使用Verilog的RTL設計、基於FPGA的複雜設計、低功耗設計、綜合/優化、靜態時序分析、使用微處理器的系統設計、高速VLSI設計,以及複雜SoC的架構設計等。

目錄

第1章 概述
1 1 ASIC設計
1 2 ASIC的類型
1 3 抽象層次
1 4 設計實例
1 5 應該知道的內容
1 6 研製過程中的一些重要術語
1 7 總結
第2章 ASIC設計流程
2 1 ASIC設計流程
2 2 FPGA設計流程
2 3 思考實例
2 4 挑戰
2 5 總結
第3章 設計基礎
3 1 組合邏輯設計
3 2 邏輯結構理解和使用
3 3 算術資源和面積
3 4 數碼轉換器
3 5 選擇器
3 6 級聯選擇器
3 7 解碼器
3 8 編碼器
3 9 優先順序編碼器
3 10 ASIC設計方法
3 11 練習
3 12 總結
第4章 時序設計
4 1 時序設計基本元件
4 2 阻塞和非阻塞賦值
4 3 基於鎖存器的設計
4 4 基於觸發器的設計
4 5 複位方法
4 6 分頻器
4 7 同步設計
4 8 非同步設計
4 9 複雜設計的RTL設計和驗證
4 10 練習
4 11 總結
第5章 重要的設計考慮因素
5 1 時序參數
5 2 亞穩態
5 3 時鐘偏差
5 4 裕量
5 5 時鐘延遲
5 6 設計面積
5 7 速度要求
5 8 功耗要求
5 9 什麼是設計約束?
5 10 練習
5 11 總結
第6章 ASIC設計中重要的設計考慮因素
6 1 同步設計中的考慮
6 2 正時鐘偏差對速度的影響
6 3 負時鐘偏差對速度的影響
6 4 時鐘和時鐘的網路延遲
6 5 設計中的時序路徑
6 6 頻率的計算
6 7 片上變化
6 8 練習
6 9 總結
第7章 多時鐘域設計
7 1 多時鐘域系統設計的基本策略
7 2 多時鐘域設計的問題
7 3 架構設計策略
7 4 控制信號路徑和同步
7 5 多比特數據傳輸的挑戰
7 6 數據路徑同步器
7 7 總結
第8章 低功耗的設計考慮因素
8 1 低功耗設計介紹
8 2 功耗的來源
8 3 RTL設計階段的功耗優化
8 4 降低動態功耗和靜態功耗的技巧
8 5 低功耗設計架構和UPF
8 6 總結
第9章 架構和微架構設計
9 1 架構設計
9 2 微架構設計
9 3 在不同設計階段使用文檔
9 4 設計分區
9 5 多時鐘域及時鐘分組
9 6 架構調整和性能改進
9 7 處理器中微架構的調整策略
9 8 總結
第10章 設計約束和SDC命令
10 1 重要的設計概念
10 2 如何描述約束條件
10 3 設計挑戰
10 4 綜合過程中使用的重要SDC命令
10 5 約束驗證
10 6 用於DRC、功耗和優化的命令
10 7 總結
第11章 通過RTL的微調實現設計的綜合與優化
11 1 ASIC綜合
11 2 綜合指南
11 3 FSM設計與綜合
11 4 複雜FSM控制器的策略
11 5 RTL調整如何在綜合過程中發揮作用
11 6 使用RTL調整的綜合優化技術
11 7 FPGA綜合
11 8 總結
第12章 綜合和優化技巧
12 1 介紹
12 2 使用DC進行綜合
12 3 綜合與優化流程
12 4 面積優化技術
12 5 設計分區和結構化
12 6 編譯策略
12 7 總結
第13章 設計優化和場景
13 1 設計規則約束
13 2 時鐘的定義和延遲
13 3 有用的綜合和優化的命令
13 4 時序優化和性能改進
13 5 FSM優化
13 6 解決保持時間違例
13 7 報告命令
13 8 多周期路徑
13 9 總結
第14章 可測試性設計
14 1 為什麼需要DFT?
14 2 測試設計中的故障
14 3 測試
14 4 DFT過程中使用的策略
14 5 掃描方法
14 6 掃描鏈的插入
14 7 DFT期間的挑戰
14 8 DFT流程和相關的命令
14 9 避免DRC違例的掃描鏈插入規則
14 10 總結
第15章 時序分析
15 1 概述
15 2 時序路徑
15 3 指定時序目標
15 4 時序報告
15 5 解決時序違例的策略
15 6 總結
第16章 物理設計
16 1 物理設計流程
16 2 基礎及重要術語
16 3 布局和電源規劃
16 4 電源規劃
16 5 時鐘樹綜合
16 6 單元放置和布線
16 7 布線
16 8 反標
16 9 STA和版圖數據的簽收
16 10 總結
第17章 案例:處理器的ASIC實現
17 1 功能理解
17 2 架構設計中的策略
17 3 微架構的策略
17 4 RTL設計與驗證中的策略
17 5 綜合過程中使用的示例腳本
17 6 綜合問題和修復
17 7 預布局的STA問題
17 8 物理設計問題
17 9 總結
第18章 可編程的ASIC技術
18 1 可編程ASIC
18 2 設計流程
18 3 現代FPGA結構與元件
18 4 RTL設計和驗證
18 5 FPGA綜合
18 6 FPGA的物理設計
18 7 總結
第19章 原型設計
19 1 FPGA原型
19 2 原型設計中的綜合策略
19 3 FPGA綜合過程中的約束
19 4 重要的考慮和調整
19 5 用於FPGA綜合的IOPAD
19 6 原型設計工具
19 7 總結
第20章 案例:IP設計與開發
20 1 IP設計與開發
20 2 選擇IP時需要考慮的問題
20 3 IP設計中有用的策略
20 4 基於多個FPGA的原型設計
20 5 H 264編碼器IP設計與開
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