SystemVerilog硬體設計 (印)瓦伊巴夫·塔拉特 9787030783837 【台灣高等教育出版社】
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物品所在地：中國大陸
原出版社：科學
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| *完成訂單後正常情形下約兩周可抵台。 *本賣場提供之資訊僅供參考，以到貨標的為正確資訊。 印行年月：202404*若逾兩年請先於私訊洽詢存貨情況，謝謝。 台灣(台北市)在地出版社，每筆交易均開具統一發票，祝您中獎最高1000萬元。 書名：SystemVerilog硬體設計 ISBN：9787030783837 出版社：科學 著編譯者：(印)瓦伊巴夫·塔拉特 頁數：268 所在地：中國大陸 *此為代購商品 書號：1647324 可大量預訂，請先連絡。 內容簡介 本書側重於使用SystemVerilog編寫高效的RTL代碼，通過大量示例代碼展示如何使用SystemVerilog進行硬體設計和驗證。 全書共分15章，內容包括SystemVerilog中的常量和數據類型、SystemVerilog的硬體描述、SystemVerilog中的面向對象編程、SystemVerilog增強特性、SystemVerilog中的組合邏輯設計、SystemVerilog中的時序邏輯設計、RTL設計和綜合指南、複雜設計的RTL設計和策略、有限狀態機、SystemVerilog中的埠和介面、驗證結構、驗證技術和自動化、高級驗證結構、驗證案例等。 本書適合數字IC驗證工程師閱讀，也可以作為高等院校微電子、自動化、電子信息等相關專業師生的參考用書。作者簡介 瓦伊巴夫·塔拉特 「1 Rupee S T」的企業家和導師。1995年在Kolhapur的Shivaji大學獲得BE（電子）學位，並因在所有工程學科中排名第一而獲得金牌。1999年獲得印度孟買理工學院（IIT）的工程碩士（航空控制和制導）學位。擁有超過18年的半定製ASIC和FPGA設計經驗，主要使用HDL語言，如Verilog和VHDL。曾作為顧問、高級設計工程師和技術經理與一些跨國公司合作。專業領域包括使用VHDL的RTL設計、使用Verilog的RTL設計、基於FPGA的複雜設計、低功耗設計、綜合/優化、靜態時序分析、使用微處理器的系統設計、高速VLSI設計，以及複雜SoC的架構設計等。目錄 第1章 緒論1 1 ASIC設計流程 1 2 ASIC驗證 1 3 Verilog結構 1 4 SystemVerilog簡介 1 5 用於硬體描述和驗證的SystemVerilog 1 6 總結和展望 第2章 SystemVerilog中的常量和數據類型 2 1 預定義門 2 2 結構級建模 2 3 SystemVerilog格式描述符 2 4 多位寬常量和拼位操作 2 5 常量 2 6 數據類型 2 7 總結和展望 第3章 SystemVerilog的硬體描述 3 1 如何開始學習 3 2 線網數據類型 3 3 讓我們開始思考組合邏輯電路 3 4 使用always_comb實現編碼轉換器 3 5 理解硬體執行的併發性 3 6 always_latch過程塊 3 7 always_ff過程塊 3 8 使用always_ff實現時序邏輯設計 3 9 按照埠名進行實例化連接（Verilog風格） 3 10 實例化採用混合埠連接方式 3 11 總結和展望 第4章 SystemVerilog中的面向對象編程 4 1 枚舉類型 4 2 結構體 4 3 共用體 4 4 數組 4 5 總結和展望 第5章 SystemVerilog增強特性 5 1 Verilog過程塊 5 2 SystemVerilog過程塊 5 3 塊標籤 5 4 語句標籤 5 5 模塊標籤 5 6 任務和函數 5 7 void函數 5 8 循環 5 9 編碼規則 5 10 總結和展望 第6章 SystemVerilog中的組合邏輯設計 6 1 always_comb過程塊 6 2 if-else嵌套和優先順序邏輯 6 3 參數及其在設計中的應用 6 4 條件操作符實現選擇器邏輯 6 5 解碼器 6 6 優先順序編碼器 6 7 總結和展望 第7章 SystemVerilog中的時序邏輯設計 7 1 使用always_latch設計鎖存器 7 2 使用always_ff設計PIPO寄存器 7 3 非同步複位 7 4 同步複位 7 5 可逆計數器 7 6 移位寄存器 7 7 環形計數器 7 8 約翰遜計數器 7 9 基於時鐘的算術運算單元的RTL實現 7 10 基於時鐘的邏輯運算單元的RTL實現 7 11 總結和展望 第8章 RTL設計和綜合指南 8 1 RTL設計規則 8 2 不完全條件case語句 8 3 全條件case語句 8 4 synopsysfull_case編譯命令 8 5 uniquecase語句 8 6 casez語句 8 7 prioritycase語句 8 8 uniqueif-else語句 8 9 使用synopsysfull_case編譯命令的解碼器 8 10 priorityif語句 8 11 使用prioritycase或者synopsysfull_case時綜合注意事項 8 12 時鐘產生 8 13 門控時鐘 8 14 多時鐘產生器 8 15 多相時鐘 8 16 優化面積 8 17 提升速度 8 18 功耗的改進和優化 8 19 總結和展望 第 9章 複雜設計的RTL設計和策略 9 1 複雜設計策略 9 2 ALU 9 3 桶型移位器 9 4 單埠存儲體和雙埠存儲體 9 5 匯流排仲裁器和設計方法 9 6 多時鐘域 9 7 FIFO設計方法 9 8 總結和展望 第10章 有限狀態機 10 1 FSM 10 2 Moore狀態機 10 3 Mealy狀態機 10 4 Moore狀態機實現非重疊序列檢測器 10 5 Moore狀態機實現重疊序列檢測器 10 6 Mealy狀態機實現非重疊序列檢測器 10 7 Mealy狀態機實現重疊序列檢測器 10 8 二進位碼編碼方法 10 9 獨熱碼編碼方法 10 10 使用反向case語句的狀態機 10 11 FSM控制器 10 12 數據和控制路徑綜合 10 13 FSM優化 10 14 總結和展望 第11章 SystemVerilog中的埠和介面 11 1 Verilog中的埠名連接方式 11 2 「 name」隱式埠連接 11 3 「 *」隱式埠連接 11 4 內嵌模塊 11 5 外部模塊 11 6 介面 11 7 使用命名包的介面 11 8 通用介面 11 9 介面的埠 11 10 modport 11 11 介面中的方法 11 12 虛介面 11 13 旗語 11 14 信箱 11 15 總結和展望 第12章 驗證結構 12 1 initial過程塊 12 2 時鐘產生 12 3 產生可變占空比的時鐘 12 4 複位產生邏輯 12 5 響應監控機制 12 6 響應的轉儲記錄 12 7 讀取測試向量 12 8 編寫測試平台 12 9 總結和展望 第13章 驗證技術和自動化 13 1 層次化事件調度 13 2 延遲和延遲模型 13 3 進程和線程 13 4 循環及其在測試平台中的應用 13 5 clocking塊 13 6 自動化測試平台 13 7 總結和展望 第14章 高級驗證結構 14 1 隨機化 14 2 受約束的隨機化 14 3 基於斷言的驗證 14 4 程序塊 14 5 示例 14 6 總結和展望 第15章 驗證案例 15 1 驗證目標 15 2 RTL設計（待測設計） 15 3 設計驗證的展望 附錄 附錄A 附錄B 附錄C 詳細資料或其他書籍請至台灣高等教育出版社查詢，查後請於PChome商店街私訊告知ISBN或書號，我們即儘速上架。 |
