基於TSV的三維堆迭集成電路的可測性設計與測試優化技術 9787111753643 布蘭登.戴 蔡潤波
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物品所在地：中國大陸
原出版社：機械工業
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| *完成訂單後正常情形下約兩周可抵台。 *本賣場提供之資訊僅供參考，以到貨標的為正確資訊。 印行年月：202405*若逾兩年請先於私訊洽詢存貨情況，謝謝。 台灣(台北市)在地出版社，每筆交易均開具統一發票，祝您中獎最高1000萬元。 書名：基於TSV的三維堆迭集成電路的可測性設計與測試優化技術 ISBN：9787111753643 出版社：機械工業 著編譯者：布蘭登.戴 蔡潤波 頁數：221 所在地：中國大陸 *此為代購商品 書號：1639347 可大量預訂，請先連絡。 內容簡介 測試是一種用於保證集成電路的穩定性和有效性，是貫穿集成電路製造各個環節不可或缺的重要手段。而基於TSV的3D堆疊集成電路結構的特殊性和設計流程的可變性則為測試過程帶來了新的問題和挑戰。 本書首先對3D堆疊集成電路的測試基本概念、基本思路方法，以及測試中面臨的挑戰進行了詳細的論述；討論了晶圓與存儲器的配對方法，給出了用於3D存儲器架構的製造流程示例；詳細地介紹了基於TSV的BIST和探針測試方法及其可行性；此外，本書還考慮了可測性硬體設計的影響並提出了一個利用邏輯分解和跨晶元再分配的時序優化的3D堆疊集成電路優化流程；最後討論了實現測試硬體和測試優化的各種方法。 本書適用於3D堆疊集成電路測試的從業人員。無論是剛入行業的新人，還是經驗豐富的工程師，本書的內容和可讀性都能為他們提供在3D測試領域做出貢獻並取得卓越成績所需的信息。對於這方面的科研工作者，本書也有一定的參考價值。目錄 譯者序原書序 前言 致謝 第1章 引言 1 1 測試基礎 1 1 1 測試分類 1 1 2 功能、結構和參數測試 1 2 可測性設計 1 2 1 掃描測試 1 2 2 模塊化測試、測試外殼和測試訪問機制 1 3 3D集成技術 1 3 1 3D測試 1 3 2 總結 第2章 晶圓堆疊和3D存儲器測試 2 1 引言 2 1 1 晶圓堆疊方法 2 1 2 W2W堆疊與晶圓配對 2 1 3 3D存儲器架構和存儲器測試 2 2 靜態存儲器的測試成本和良率收益 2 2 1 靜態存儲器配對良率計算 2 2 2 存儲器配對的良率改善方法 2 2 3 晶圓配對測試成本評估 2 2 4 總結 2 3 動態存儲器的良率收益 2 3 1 總結 2 4 堆疊DRAM中TSV電阻開關的故障建模 2 4 1 TSV字線的電阻開路故障的影響 2 4 2 TSV位線的電阻開路故障的影響 2 4 3 總結 2 5 3D堆疊存儲器的層和層間冗餘修復 2 5 1 單元陣列邏輯堆疊的層間冗餘 2 5 2 晶圓匹配與晶元間冗餘共享對3D存儲器良率的影響 2 5 3 3D存儲器中單晶元的全局BIST、BISR和冗餘共享 2 5 4 總結 2 6 結論 第3章 TSV內置自檢 3 1 引言 3 2 通過電壓分頻和比較器進行TSV短路檢測和修復 3 2 1 TSV短路檢測/修復BIST體繫結構的設計 3 2 2 基於BIST結構的TSV修復技術 3 2 3 BIST和修復架構的結果和校驗 3 2 4 BIST和修復架構的局限性 3 2 5 總結 3 3 基於讀出放大器對TSV進行類DRAM和類ROM測試 3 3 1 盲TSV的類DRAM測試 3 3 2 孔壁開槽TSV的類ROM測試 3 3 3 類DRAM和類ROM的BIST的結果和討論 3 3 4 類DRAM和類ROM的BIST的局限性 3 3 5 總結 3 4 基於多電壓級環形振蕩器的TSV參數測試 3 4 1 環形振蕩器測試電路及缺陷模型 3 4 2 電阻故障檢測和電源電壓的影響 3 4 3 泄漏故障檢測和電源電壓的影響 3 4 4 環形振蕩器測試電路的檢測解析度和面積開銷 3 4 5 基於環形振蕩器的BIST的局限性 3 4 6 總結 3 5 結論 第4章 基於TSV探測的鍵合前TSV測試 4 1 引言 4 1 1 探測設備及鍵合前TSV探測難點 4 2 鍵合前TSV測試 4 2 1 通過探測TSV網路進行參數化TSV測試 4 2 2 鍵合前探測的模擬結果 4 2 3 鍵合前TSV探測的局限性 4 2 4 總結 4 3 通過TSV并行測試和故障定位減少測試時間 4 3 1 一種并行TSV測試集設計演算法的開發 4 3 2 創建測試組演算法的評估 4 3 3 創建測試組演算法的局限性 4 3 4 總結 4 4 結論 第5章 基於TSV探測的鍵合前掃描測試 5 1 引言 5 2 基於TSV探測的鍵合前掃描測試 5 2 1 鍵合前掃描測試 5 2 2 鍵合前掃描測試的可行性和結果 5 2 3 總結 5 3 結論 第6章 晶元間關鍵路徑上測試架構的時間開銷優化技術 6 1 引言 6 1 1 晶元測試外殼對功能延遲的影響 6 1 2 寄存器時序優化及其在延遲恢復中的應用 6 2 3D堆疊集成電路的DFT插入后的時序優化技術 6 2 1 晶元和堆疊級別的時序優化方法 6 2 2 邏輯再分配演算法 6 2 3 時序優化在恢複測試架構帶來的延時影響的有效性 6 2 4 總結 6 3 結論 第7章 鍵合后測試外殼和新興測試標準 7 1 引言 7 2 基於3D堆疊集成電路標準測試介面的晶元測試外殼 7 2 1 晶元測試外殼架構 7 2 2 基於1500的晶元測試外殼 7 2 3 基於JTAG 1149 1的晶元測試外殼 7 2 4 P1838晶元測試外殼實例應用 7 2 5 用於實驗基準的晶元級測試外殼的成本和實現 7 2 6 總結 7 3 用於MoL 3D堆疊的JEDEC寬I/O標準 7 3 1 擴展P1838晶元測試外殼在JEDEC環境中的測試 7 3 2 總結 7 4 結論 第8章 測試架構優化和測試調度 8 1 引言 8 1 1 3D測試架構和測試調度 8 1 2 考慮多重鍵合后測試插入和TSV測試的優化需求 8 2 堆疊后測試架構和調度優化 8 2 1 堆疊后測試的測試架構優化 8 2 2 用於PSHD的ILP方法 8 2 3 用於PSSD的ILP方法 8 2 4 用於PSFD的ILP方法 8 2 5 基於ILP的堆疊后測試優化的結果和討論 8 2 6 總結 8 3 針對多次測試插入和互連測試的擴展測試優化 8 3 1 改善優化問題定義 8 4 擴展ILP模型的推導 8 4 1 PHMTS問題的ILP模型 8 4 2 PSMTS問題的ILP模型 8 4 3 其他問題的ILP模型 8 5 多測試插入ILP模型的結果和討論 8 5 1 總結 8 6 結論 第9章 結論 參考文獻 詳細資料或其他書籍請至台灣高等教育出版社查詢，查後請於PChome商店街私訊告知ISBN或書號，我們即儘速上架。 |
