Xilinx FPGA權威設計指南-基於Vivado 2023設計套件 9787121475160 何賓
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物品所在地：中國大陸
原出版社：電子工業
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| *完成訂單後正常情形下約兩周可抵台。 *本賣場提供之資訊僅供參考，以到貨標的為正確資訊。 印行年月：202404*若逾兩年請先於私訊洽詢存貨情況，謝謝。 台灣(台北市)在地出版社，每筆交易均開具統一發票，祝您中獎最高1000萬元。 書名：Xilinx FPGA權威設計指南-基於Vivado 2023設計套件 ISBN：9787121475160 出版社：電子工業 著編譯者：何賓 叢書名：電子系統EDA新技術叢書 頁數：632 所在地：中國大陸 *此為代購商品 書號：1626281 可大量預訂，請先連絡。 內容簡介 本書全面系統地介紹了基於Xilinx新一代集成開發環境Vivado 2023的FPGA設計方法、設計流程和具體實現。全書共11章，內容包括Xilinx新一代UltraScale+架構FPGA、Vivado設計套件導論、Vivado工程模式基本設計實現、Vivado非工程模式基本設計實現、Vivado創建和封裝用戶IP核流程、Vivado時序和物理約束原理及實現、Vivado調試工具原理及實現、Vivado動態功能交換原理及實現、Vitis HLS原理詳解、Vitis HLS實現過程詳解，以及HDMI顯示屏驅動原理和實現 本書可作為使用Xilinx集成開發環境Vivado進行FPGA設計的工程技術人員的參考書，也可作為電子信息類專業高年級本科生和研究生的教學和科研用書，還可作為Xilinx公司Vivado相關培訓的培訓教材。作者簡介 何賓，國內知名的嵌入式系統和電子信息技術專家，長期從事嵌入式系統和信號處理方面的教學和科研工作。與包括意法半導體在內的全球多家知名的半導體廠商和EDA工具廠商大學計劃部門保持密切合作。已經出版電子信息方面的著作近80部，內容涵蓋電路模擬、電路設計、可編程邏輯器件、單片機、嵌入式系統等。典型的代表作有《STC單片機原理及應用》《EDA原理及Verilog HDL實現》《ARM Cortex-M0全可編程SoC原理及實現》《Altium Designer 15 0電路模擬、設計、驗證與工藝實現權威指南》《Xilinx FPGA數字信號處理權威指南》等。目錄 第1章 Xilinx新一代UltraScale+架構FPGA1 1 UltraScale+結構特點 1 1 1 Artix UltraScale+ FPGA系列 1 1 2 Kintex UltraScale+ FPGA系列 1 1 3 Virtex UltraScale+ FPGA系列 1 2 可配置邏輯塊 1 2 1 查找表功能和配置 1 2 2 多路復用器 1 2 3 進位邏輯 1 2 4 存儲元件 1 2 5 分散式RAM（只有SLICEM） 1 2 6 只讀存儲器（ROM） 1 2 7 移位寄存器（只有SLICEM） 1 3 時鐘資源和時鐘管理模塊 1 3 1 時鐘架構概述 1 3 2 時鐘布線資源概述 1 3 3 CMT概述 1 3 4 時鐘資源 1 3 5 時鐘管理模塊 1 4 存儲器資源 1 4 1 BRAM資源 1 4 2 UltraRAM資源 1 5 專用的DSP模塊 1 6 SelectIO資源 1 6 1 SelectIO介面資源 1 6 2 SelectIO介面通用指南 1 6 3 SelectIO介面邏輯資源 1 6 4 高密度I/O組 1 7 高速串列收發器 1 7 1 GTH和GTY收發器 1 7 2 GTM收發器 1 8 系統監控器模塊 1 9 互聯資源 1 10 配置模塊 1 10 1 配置模式概述 1 10 2 JTAG連接 1 10 3 保護比特流 1 11 參考資料 第2章 Vivado設計套件導論 2 1 Vivado設計套件框架 2 1 1 Vivado設計套件功能 2 1 2 Vivado設計套件支持的工業標準 2 1 3 Vivado對第三方工具的支持 2 2 Vivado系統級設計流程 2 3 Vivado兩種設計流程模式 2 3 1 工程模式 2 3 2 非工程模式 2 3 3 兩種模式不同點比較 2 3 4 兩種模式命令的區別 2 4 Vivado中電路結構的網表描述 2 5 Vivado中工程數據的 目錄 結構2 6 Vivado中Journal文件和Log文件功能 2 6 1 Journal文件（Vivado jou） 2 6 2 Log文件（Vivado log） 2 7 Vivado中XDC文件 2 7 1 XDC的特性 2 7 2 XDC與UCF區別 2 7 3 約束文件的使用方法 2 7 4 約束順序 2 7 5 XDC命令 2 8 Vivado IDE的啟動方法 2 9 Vivado IDE主界面 2 9 1 Quick Start分組 2 9 2 Tasks分組 2 9 3 Learning Center分組 2 10 Vivado IDE工程界面及功能 2 10 1 流程處理主界面及功能 2 10 2 Sources窗口及功能 2 10 3 工程總結窗口 2 10 4 運行設計的交互窗口 2 11 Vivado支持的屬性 第3章 Vivado工程模式基本設計實現 3 1 創建新的設計工程 3 2 修改工程屬性 3 2 1 修改目標語言設置 3 2 2 General設置參數含義 3 3 創建並添加一個新的設計文件 3 4 設計RTL分析 3 4 1 運行Linter 3 4 2 詳細描述的實現 3 4 3 運行方法檢查 3 4 4 報告DRC 3 4 5 報告雜訊 3 4 6 生成HDL例化模板 3 5 行為級模擬 3 5 1 模擬功能概述 3 5 2 編譯模擬庫（可選） 3 5 3 行為級模擬的實現 3 5 4 模擬器界面的功能 3 6 設計綜合和分析 3 6 1 綜合的概念和特性 3 6 2 設計綜合選項 3 6 3 執行設計綜合 3 6 4 打開綜合后的設計 3 6 5 打開綜合后的原理圖 3 6 6 查看綜合報告 3 6 7 添加其他報告 3 6 8 創建新的運行 3 7 綜合后的模擬 3 8 創建實現約束 3 8 1 實現約束的原理 3 8 2 I/O規劃工具 3 8 3 添加引腳約束 3 8 4 添加時序約束 3 9 設計實現和分析 3 9 1 設計實現原理 3 9 2 設計實現設置 3 9 3 設計實現及分析 3 9 4 靜態時序分析 3 10 布局布線后時序模擬 3 11 生成編程文件 3 11 1 配置器件屬性 3 11 2 修改生成編程文件選項 3 11 3 執行生成可編程文件 3 12 下載比特流文件到FPGA 3 13 生成並燒寫PROM文件 第4章 Vivado非工程模式基本設計實現 4 1 非工程模式基本命令和功能 4 1 1 非工程模式基本命令列表 4 1 2 典型Tcl腳本的使用 4 2 Vivado集成開發環境分析設計 4 2 1 啟動Vivado集成開發環境 4 2 2 打開設計檢查點的方法 4 3 修改設計路徑 4 4 設置設計輸出路徑 4 5 讀取設計文件 4 6 運行設計綜合 4 7 運行設計布局 4 8 運行設計布線 4 9 生成比特流文件 4 10 下載比特流文件 第5章 Vivado創建和封裝用戶IP核流程 5 1 Vivado IP設計方法 5 1 1 Vivado IP設計流程 5 1 2 IP核術語 5 2 創建並封裝包含源文件的IP 5 2 1 創建新的用於創建IP的工程 5 2 2 設置定製IP的庫名和 目錄 5 2 3 封裝定製IP的實現 5 3 調用並驗證包含源文件的IP設計 5 3 1 創建新的用於調用IP的工程 5 3 2 設置包含調用IP的路徑 5 3 3 創建基於IP的系統 5 3 4 執行行為級模擬 5 3 5 系統設 詳細資料或其他書籍請至台灣高等教育出版社查詢，查後請於PChome商店街私訊告知ISBN或書號，我們即儘速上架。 |
