芯片設計-CMOS模擬集成電路版圖設計與驗證-基於Cadence IC 6.1.7 (第2版) 978711173780
圖書均為代購，正常情形下，訂後約兩周可抵台。
物品所在地：中國大陸
原出版社：機械工業
物品所在地：中國大陸
原出版社：機械工業
NT$948
商品編號:
供貨狀況:
尚有庫存
加入最愛
此商品 「 最高 」可以折抵紅利
0
點
(約等於 NT$0 )
商品介紹
| *數量非實際在台庫存 *完成訂單後正常情形下約兩周可抵台。 *本賣場提供之資訊僅供參考，以到貨標的為實際資訊。 印行年月：202312*若逾兩年請先於私訊洽詢存貨情況，謝謝。 台灣(台北市)在地出版社，每筆交易均開具統一發票，祝您中獎最高1000萬元。 書名：芯片設計-CMOS模擬集成電路版圖設計與驗證-基於Cadence IC 6.1.7 (第2版) ISBN：9787111737803 出版社：機械工業 著編譯者：陳鋮穎 叢書名：半導體與集成電路關鍵技術叢書 頁數：483 所在地：中國大陸 *此為代購商品 書號：1596239 可大量預訂，請先連絡。 【台灣高等教育出版社簡體書】 芯片設計-CMOS模擬集成電路版圖設計與驗證-基於Cadence IC 6.1.7 (第2版) 787111737803 陳鋮穎 內容簡介 本書聚焦CMOS模擬集成電路版圖設計領域，從版圖的基本概念、設計方法和EDA工具入手，循序漸進介紹了CMOS模擬集成電路版圖規劃、布局、設計到流片的全流程；詳盡地介紹了目前主流使用的模擬集成電路版圖設計和驗證工具——Cadence IC 6 1 7與Siemens EDA Calibre Design Solutions （Calibre）；同時展示了運算放大器、帶隙基準源、低壓差線性穩壓器、模-數轉換器等典型模擬集成電路版圖的設計實例，並結合實例對LVS驗證中的典型案例進行了歸納和總結；最後對集成電路設計使用的工藝設計工具包內容，以及參數化單元建立方法進行了討論。 本書通過結合基礎、工具和設計實踐，由淺入深，使讀者深刻了解CMOS模擬集成電路版圖設計和驗證的規則、流程和基本方法，對於進行CMOS模擬集成電路學習的高年級本科生、研究生，以及從事集成電路版圖設計與驗證的工程師，都能提供有益的幫助。目錄 第2版前言第1版前言 第1章 先進集成電路器件 1 1 概述 1 2 平面全耗盡絕緣襯底上硅（FD-SOI）MOSFET 1 2 1 採用薄氧化埋層的原因 1 2 2 超薄體中的二維效應 1 3 FinFET 1 3 1 三柵以及雙柵FinFET 1 3 2 實際中的結構選擇 1 4 碳基晶體管 1 4 1 碳納米管 1 4 2 碳納米管場效應晶體管 1 5 版圖相關效應 1 5 1 阱鄰近效應 1 5 2 淺槽隔離應力效應 1 6 基於gm/ID的設計方法 1 6 1 模擬集成電路的層次化設計 1 6 2 gm/ID設計方法所處的地位 1 6 3 gm/ID設計方法的優勢 1 6 4 基於Vov的設計方法 1 6 5 gm/ID設計方法詳述 1 6 6 基於gm/ID的設計實例 第2章 CMOS模擬集成電路版圖設計 2 1 CMOS模擬集成電路設計流程 2 2 CMOS模擬集成電路版圖定義 2 3 CMOS模擬集成電路版圖設計流程 2 3 1 版圖規劃 2 3 2 版圖設計實現 2 3 3 版圖驗證 2 3 4 版圖完成 2 4 版圖設計通用規則 2 5 版圖布局 2 5 1 對稱約束下的晶體管級布局 2 5 2 版圖約束下的層次化布局 2 6 版圖布線 2 7 CMOS模擬集成電路版圖匹配設計 2 7 1 CMOS工藝失配機理 2 7 2 元器件版圖匹配設計規則 第3章 Cadence Virtuoso 6 1 7版圖設計工具 3 1 Cadence Virtuoso 6 1 7界面介紹 3 1 1 Cadence Virtuoso 6 1 7CIW界面介紹 3 1 2 Cadence Virtuoso 6 1 7Library Manager界面介紹 3 1 3 Cadence Virtuoso 6 1 7Library Path Editor操作介紹 3 1 4 Cadence Virtuoso 6 1 7Layout Editor界面介紹 3 2 Virtuoso 基本操作 3 2 1 創建圓形 3 2 2 創建矩形 3 2 3 創建路徑 3 2 4 創建標識名 3 2 5 調用器件和陣列 3 2 6 創建接觸孔和通孔 3 2 7 創建環形圖形 3 2 8 移動命令 3 2 9 複製命令 3 2 10 拉伸命令 3 2 11 刪除命令 3 2 12 合併命令 3 2 13 改變層次關係命令 3 2 14 切割命令 3 2 15 旋轉命令 3 2 16 屬性命令 3 2 17 分離命令 3 2 18 改變形狀命令 3 2 19 版圖層擴縮命令 第4章 Siemens EDA Calibre版圖驗證工具 4 1 Siemens EDA Calibre版圖驗證工具簡介 4 2 Siemens EDA Calibre版圖驗證工具調用 4 2 1 採用內嵌在Cadence VirtuosoLayout Editor工具啟動 4 2 2 採用Calibre圖形界面啟動 4 2 3 採用Calibre查看器啟動 4 3 Siemens EDA Calibre DRC驗證 4 3 1 Calibre DRC驗證簡介 4 3 2 Calibre Interactive nmDRC界面介紹 4 3 3 Calibre nmDRC驗證流程舉例 4 4 Siemens EDA Calibre nmLVS驗證 4 4 1 Calibre nmLVS驗證簡介 4 4 2 Calibre nmLVS界面介紹 4 4 3 Calibre LVS驗證流程舉例 4 5 Siemens EDA Calibre寄生參數提取（PEX） 4 5 1 Calibre PEX驗證簡介 4 5 2 Calibre PEX界面介紹 4 5 3 Calibre PEX流程舉例 第5章 Calibre驗證文件 5 1 Virtuoso Techfile 5 1 1 Virtuoso Techfile內容 5 1 2 修改示例 5 2 Virtuoso Layer Map 5 2 1 Virtuoso Layer Map內容 5 2 2 示例：Virtuoso LayerMap修改方法 5 3 Virtuoso Symbol CDF 5 3 1 Virtuoso Symbol CDF內容 5 3 2 示例：Virtuoso參數修改方法 5 4 SVRF語言 5 4 1 SVRF基本符號使用 5 4 2 SVRF基本mathfunction 5 4 3 SVRF基本格式 5 4 4 Layer Operations運算輸出 5 5 DRC rule 5 5 1 DRC rule內容 5 5 2 DRC rule主要operation 5 5 3 DRC rule驗證方法 5 5 4 修改示例 5 6 LVS（PEX）rule 5 6 1 LVS rule內容 5 6 2 LVS rule器件定義 5 6 3 LVS rule驗證方法 5 6 4 示例：pdio18e2r LVS rule添加方法 第6章 CMOS模擬集成電路版圖設計與驗證流程 6 1 設計環境準備 6 2 單級跨導放大器電路的建立和前模擬 6 3 跨導放大器版圖設計 6 4 跨導放大器版圖驗證與參數提取 6 5 跨導放大器電路后模擬 6 6 輸入輸出單元環設計 6 7 主體電路版圖與輸入輸出單元環的連接 6 8 導出GDSII文件 第7章 運算放大器的版圖設計 7 1 運算放大器基礎 7 2 運算放大器的基本特性和分類 7 2 1 運算放大器的基本特性 7 2 2 運算放大器的性能參數 7 2 3 運算放大器的分類 7 3 單級摺疊共源共柵運算放大器的版圖設計 7 4 兩級全差分密勒補償運算放大器的版圖設計 7 5 電容—電壓轉換電路版圖設計 第8章 帶隙基準源與低壓差線性穩壓器的版圖設計 8 1 帶隙基準源的版圖設計 8 1 1 帶隙基準源基本原理 8 1 2 帶隙 詳細資料或其他書籍請至台灣高等教育出版社查詢，查後請於PChome商店街私訊告知ISBN或書號，我們即儘速上架。 |
