使用SystemVerilog進行RTL建模-基於SystemVerilog的ASIC與FPGA設計 978703081

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書名：使用SystemVerilog進行RTL建模-基於SystemVerilog的ASIC與FPGA設計
ISBN：9787030816894
出版社：科學
著編譯者：斯圖爾特.薩瑟蘭
頁數：422
所在地：中國大陸 *此為代購商品
書號：1724292
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【台灣高等教育出版社簡體書】 使用SystemVerilog進行RTL建模-基於SystemVerilog的ASIC與FPGA設計 787030816894 斯圖爾特.薩瑟蘭

內容簡介

本書幾乎涵蓋使用SystemVerilog在RTL層面對ASIC和FPGA進行建模的所有方面，旨在為數字IC設計工程師提供全面的學習與參考資料。 本書基於SystemVerilog-2017標準，首先闡述SystemVerilog與傳統Verilog的區別，以及其在模擬和綜合中的作用，並對RTL和門級建模等抽象級別進行定義；接著深入探討多種數據類型，包括線網和變數類型、用戶自定義類型等，詳細說明其使用方法和注意事項；對於運算符和編程語句，本書也進行了全面講解，強調如何正確使用它們編寫可綜合的RTL模型。此外，書中各章節包含豐富示例和代碼片段，聚焦特定SystemVerilog構造，展示了如何在實際設計中運用相關知識。同時，針對ASIC和FPGA的建模特點，討論了不同技術對RTL建模風格的影響，並提供了相應的編碼建議。附錄部分還匯總了最佳實踐指南，列出了關鍵字集，並提供了額外資源，方便讀者查閱和進一步學習。 無論您是數字系統設計師，還是驗證工程師，抑或是高等院校微電子、自動化、電子信息等相關專業師生，本書都是您學習SystemVerilog設計方面的絕佳選擇。

作者簡介

慕意豪 本科畢業於山東大學，研究生畢業於南洋理工大學，阿里雲專家博主，CSDN2022年全站博客之星TOP13，專註于數字集成電路IP/SoC設計領域。在「CSDN/知乎」搜索「張江打工人」可與譯者進一步交流，如有疑問可發送郵件至muyihaol351@foxmail com。

目錄

第1章 SystemVerilog模擬與綜合
1 1 Verilog和SystemVerilog的區別
1 2 RTL和門級建模
1 3 定義SystemVerilog的RTL綜合子集
1 4 針對ASIC和FPGA的建模
1 5 SystemVerilog模擬
1 6 數字綜合
1 7 SystemVeriloglint檢查器
1 8 邏輯等價檢查器
1 9 小結
第2章 RTL建模基礎
2 1 模塊和過程塊
2 2 SystemVerilog語言規則
2 3 模塊
2 4 模塊實例和層次結構
2 5 小結
第3章 線網和變數類型
3 1 4態數據值
3 2 文本值（數字）
3 3 類型和數據類型
3 4 變數類型
3 5 線網類型
3 6 埠聲明
3 7 線網和變數的非合併數組
3 8 參數常量
3 9 常量變數
3 10 小結
第4章 用戶定義的類型和包
4 1 用戶定義類型
4 2 SystemVerilog包
4 3 $unit命名空間
4 4 枚舉類型
4 5 結構體
4 6 聯合體
4 7 使用結構體和聯合體的數組
4 8 小結
第5章 RTL表達式運算符
5 1 運算符表達式規則
5 2 連接和複製運算符
5 3 條件運算符
5 4 位運算符
5 5 歸約運算符
5 6 邏輯運算符
5 7 比較運算符
5 8 全等運算符
5 9 集合成員關係運算符
5 10 移位運算符
5 11 流操作符（打包和解包）
5 12 算術運算符
5 13 增量和減量運算符
5 14 賦值運算符
5 15 類型轉換運算符和類型轉換
5 16 運算符優先順序
5 17 總結
第6章 RTL編程語句
6 1 SystemVerilog過程塊
6 2 決策語句
6 3 循環語句
6 4 跳轉語句
6 5 空操作語句
6 6 RTL建模中的函數和任務
6 7 小結
第7章 組合邏輯建模
7 1 連續賦值（布爾表達式）
7 2 always和always_comb過程塊
7 3 使用函數表示組合邏輯
7 4 組合邏輯決策優先順序
7 5 小結
第8章 時序邏輯建模
8 1 觸發器和寄存器的RTL模型
8 2 建模有限狀態機（FSM）
8 3 建模內存設備（如RAM）
8 4 小結
第9章 建模鎖存器和避免非設計意圖的鎖存器
9 1 鎖存器建模
9 2 非設計意圖的鎖存器
9 3 在不完整的決策中避免產生鎖存器
9 4 小結
第10章 通信匯流排建模——介面埠（interface ports）
10 1 介面的概念
10 2 將interface用作模塊埠
10 3 介面的modports
10 4 介面方法（任務和函數）
10 5 介面過程代碼
10 6 參數化介面
10 7 綜合介面
10 8 小結
附錄
附錄A 最佳實踐指南
附錄B SystemVerilog關鍵字
附錄C RTL模型中的X態樂觀與X態悲觀
附錄D 其他資源

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