高級HDL綜合和SoC原型設計 瓦伊巴夫.塔拉特 9787030801883 【台灣高等教育出版社】

*完成訂單後正常情形下約兩周可抵台。
*本賣場提供之資訊僅供參考，以到貨標的為正確資訊。
印行年月：202501*若逾兩年請先於客服中心或Line洽詢存貨情況，謝謝。
台灣(台北市)在地出版社，每筆交易均開具統一發票，祝您中獎最高1000萬元。
書名：高級HDL綜合和SoC原型設計
ISBN：9787030801883
出版社：科學
著編譯者：瓦伊巴夫.塔拉特
頁數：255
所在地：中國大陸 *此為代購商品
書號：1696876
可大量預訂，請先連絡。

內容簡介

本書通過實際案例介紹高級HDL綜合與SoC原型設計，提供有關SoC和ASIC設計性能改進的實用信息。 本書內容包括SoC設計、RTL設計指南、RTL設計和驗證、處理器設計和架構設計、SoC設計中的匯流排和協議、存儲器和存儲控制器、DSP演算法與視頻處理、ASIC和FPGA綜合等。本書源於作者在RTL和SoC設計領域多年實踐經驗的總結，旨在為SoC設計工程師提供有價值的參考。 本書適合數字IC設計工程師閱讀，也可以作為高等院校微電子、自動化、電子信息等相關專業師生的參考用書。

作者簡介

瓦伊巴夫·塔拉特 1995年在Kolhapur的Shivaji大學獲得BE（電子）學位，並因在所有工程學科中排名第一而獲得金牌。1999年獲得印度孟買理工學院（IIT）的工程碩士（航空控制和制導）學位。擁有超過18年的半定製ASIC和FPGA設計經驗，主要使用HDL語言，如Verilog和VHDL。曾作為顧問、高級設計工程師和技術經理與一些跨國公司合作。專業領域包括使用VHDL的RTL設計、使用Verilog的RTL設計、基於FPGA的複雜設計、低功耗設計、綜合/優化、靜態時序分析、使用微處理器的系統設計、高速VLSI設計，以及複雜SoC的架構設計等。

目錄

第1章 概述
1 1 摩爾的預言與現實
1 2 ASIC設計與工藝節點的縮減
1 3 英特爾處理器的演變
1 4 ASIC設計
1 5 ASIC設計流程
1 6 ASIC/SoC設計的挑戰
1 7 總結
第2章 SoC設計
2 1 SoC設計
2 2 SoC設計流程
2 3 SoC原型設計與挑戰
2 4 總結
第3章 RTL設計指南
3 1 RTL設計指南
3 2 RTL設計實際場景
3 3 用括弧運算符分組
3 4 三態匯流排和三態邏輯
3 5 敏感列表不完整
3 6 共享公共資源
3 7 多時鐘域設計
3 8 臨時變數的賦值順序
3 9 門控時鐘
3 10 時鐘使能
3 11 總結
第4章 RTL設計和驗證
4 1 SoC的RTL設計策略
4 2 SoC的RTL驗證策略
4 3 設計場景
4 4 狀態機的優化
4 5 複雜設計的RTL設計
4 6 頂層RTL設計
4 7 總結
第5章 處理器設計和架構設計
5 1 處理器架構和基本參數
5 2 處理器功能與架構設計
5 3 處理器架構與微架構
5 4 RTL設計與綜合策略
5 5 設計場景
5 6 性能提升
5 7 在SoC原型設計中處理器的應用
5 8 總結
第6章 SoC設計中的匯流排和協議
6 1 數據傳輸方案
6 2 三態匯流排
6 3 串列匯流排協議
6 4 匯流排仲裁
6 5 設計場景
6 6 高密度FPGA結構和匯流排
6 7 單主控AHB
6 8 本討論對SoC原型設計有何幫助
6 9 總結
第7章 存儲器和存儲控制器
7 1 存儲器
7 2 DDR
7 3 SRAM控制器和時序約束
7 4 SDRAM控制器和時序約束
7 5 FPGA設計與存儲器
7 6 存儲器控制器
7 7 本討論對SoC原型設計有何幫助
7 8 總結
第8章 DSP演算法與視頻處理
8 1 DSP處理器
8 2 DSP演算法與實現
8 3 DSP處理環境
8 4 數字信號處理演算法的架構
8 5 視頻編碼器和解碼器
8 6 本討論對SoC原型設計有何幫助
8 7 設計場景
8 8 總結
第9章 ASIC和FPGA綜合
9 1 設計分區
9 2 RTL綜合
9 3 設計約束
9 4 綜合和約束
9 5 基於FPGA的SoC原型設計的綜合
9 6 FPGA和ASIC綜合過程中的實際場景
9 7 總結
第10章 靜態時序分析
10 1 同步電路與時序
10 2 亞穩態
10 3 亞穩態和多時鐘域設計
10 4 時序分析
10 5 時序收斂
10 6 同步設計中的時序路徑
10 7 時序分析工具應具備的功能
10 8 建立時間分析
10 9 保持時間分析
10 10 時鐘的網路延遲
10 11 生成時鐘
10 12 時鐘多路復用與假路徑
10 13 門控時鐘
10 14 多周期路徑
10 15 FPGA設計中的時序
10 16 FPGA設計中的時序分析
10 17 本討論對SoC原型設計有何幫助
10 18 總結
第11章 SoC原型設計
11 1 基於FPGA的SoC原型設計
11 2 高密度FPGA和原型設計
11 3 Xilinx7系列FPGA
11 4 總結
第12章 SoC原型設計指南
12 1 SoC原型設計階段應遵循的指導原則
12 2 對RTL進行修改以使其具有FPGA的等效功能
12 3 原型製作過程中的注意事項
12 4 單FPGA設計的SoC原型設計指南
12 5 多FPGA設計的SoC原型設計指南
12 6 原型設計階段IP使用指南
12 7 引腳復用設計指南
12 8 IO多路復用及在原型設計中的應用
12 9 使用LVDS進行高速串列數據傳輸
12 10 使用LVDS在并行線上發送時鐘信號
12 11 使用增量編譯流程
12 12 總結
第13章 設計集成與SoC綜合
13 1 SoC架構
13 2 設計分區
13 3 設計分區中的挑戰
13 4 如何克服分區難題
13 5 設計分區對EDA工具的需求
13 6 更好的原型設計綜合效果
13 7 FPGA設計中的約束與綜合
13 8 總結
第14章 互連線延遲和時序
14 1 介面與互連
14 2 高速數據傳輸介面
14 3 多FPGA通信介面
14 4 延遲互連
14 5 板級延遲時序
14 6 設計介面邏輯時的注意事項
14 7 IO規劃與約束
14 8 IO復用
14 9 FPGA的IO埠綜合
14 10 現代FPGA的IO和介面
14 11 本討論對SoC原型設計有何幫助
14 12 總結
第15章 SoC原型設計和調試技巧
15 1 SoC設計與考慮因素
15 2 選擇目標FPGA
15 3 SoC原型開發平台
15 4 如何降低原型設計的風險
15 5 原型設計的挑戰與對策
15 6 多FPGA架構與限制因素
15 7 Zynq原型板特點
15 8 總結
第16章 板級測試
16 1 板級啟動及需要測試的內容
16 2 調試計劃與檢查清單
16 3 FPGA板上有哪些不同的問題
16 4 多FPGA介面的測試
16 5 調試邏輯與邏輯分析儀的使用
16 6 系統級驗證與調試
16 7 SoC原型的未來發展
16 8 總結
附錄
附錄A 常用Synopsys命令
附錄B Xilinx-7系列
附錄C Intel FPGA Stratix 10系列

詳細資料或其他書籍請至台灣高等教育出版社查詢，查後請於客服中心或Line或本社留言板留言，我們即儘速上架。

大陸簡體正版圖書，訂購後正常情形下約兩周可抵台。