數字集成電路設計 李嬌 張金藝 9787302655459 【台灣高等教育出版社】
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物品所在地：中國大陸
原出版社：清華大學
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| *完成訂單後正常情形下約兩周可抵台。 *本賣場提供之資訊僅供參考，以到貨標的為正確資訊。 印行年月：202403*若逾兩年請先於私訊洽詢存貨情況，謝謝。 台灣(台北市)在地出版社，每筆交易均開具統一發票，祝您中獎最高1000萬元。 書名：數字集成電路設計 ISBN：9787302655459 出版社：清華大學 著編譯者：李嬌 張金藝 頁數：368 所在地：中國大陸 *此為代購商品 書號：1624060 可大量預訂，請先連絡。 內容簡介 本書是一本適用於電子信息工程、集成電路設計類專業的入門級教材，內容涵蓋集成電路設計相關的基礎知識，包括設計方法學、生產工藝、相關微電子學基礎知識、EDA軟體工具的使用、集成電路設計步驟、Verilog HDL硬體描述語言、集成電路測試方法、可測試性設計和SoC設計等內容。本書的目標是使讀者通過對本書的學習，對數字系統設計基本知識和關鍵技術有一個較全面的了解，，同時也期望讀者能將集成電路的設計思想融入後續專業課程的學習。 本書可作為高等院校電子信息類、微電子及集成電路專業本科生和研究生教材，也可作為相關領域工程師的參考書。作者簡介 張金藝，男，研究員，博導(博士)，高校任教30年。在十多年的教學工作中，主講集成電路設計方面課程超過3600學時；主持和參与完成國家863計劃項目、上海市科委／市教委科技項目、國際合作項目和企業委託項目等30餘項；在國內外發表論文80餘篇；出版教材1本；申請及獲授權各類專利40餘項；獲上海市科技進步二等獎1項。併兼任上海市科委科技發展重點領域(集成電路與信息通信)技術預見專家、上海集成電路設汁「十二五」技術路線研究課題組成員，上海市科協、上海硅知識產權交易中心(集成電路類)法律技術鑒定專家，上海市經信委、上海市科委項目評審專家，IEEE Transactions on Very Large Scale Integration Systems、《半導體學報》《復旦大學學報》《上海大學》等學術期刊論文審稿專家。目錄 第1章 集成電路設計進展1 1 引言 1 1 1 集成電路的發展簡史 1 1 2 集成電路製造工藝的發展 1 1 3 集成電路產業結構經歷的變革 1 1 4 集成電路與電子信息技術 1 2 集成電路設計需縣備的關鍵條件及分類方式 1 2 1 集成電路設計需具備的4個關鍵條件 1 2 2 集成電路的分類方式 1 3 集成電路設計方法與EDA工具發展趨勢 1 3 1 集成電路設計方法的演變 1 3 2 常用的集成電路設計方法 1 3 3 集成電路EDA工具的發展趨勢 習題 參考文獻 第2章 集成電路製造工藝 2 1 集成電路製造工藝與製造流程介紹 2 1 1 集成電路製造工藝介紹 2 1 2 CMOS工藝簡介 2 1 3 以硅工藝為基礎的集成電路生產製造流程 2 2 CMOS電路版圖 2 2 1 CMOS邏輯電路 2 2 2 CMOS版圖設計（基於CMOS反相器） 2 3 系統中各種延遲特性分析 2 3 1 延遲特性簡介 2 3 2 CMOS反相器的門延遲 2 3 3 其他延遲 2 4 集成電路製造工藝的新技術與新發展 參考文獻 第3章 數字集成電路設計描述與模擬 3 1 數字集成電路的設計描述 3 1 1 數字集成電路的層次化設計及描述域 3 1 2 集成電路設計的描述方式 3 2 集成電路邏輯模擬與時序分析 3 2 1 集成電路設計驗證 3 2 2 集成電路設計驗證中的邏輯模擬 3 2 3 集成電路設計中的時序分析 3 2 4 邏輯模擬與時序分析不足 3 3 模擬建模與模擬流程 3 3 1 數字系統模擬模型的建立 3 3 2 數字系統模擬流程 3 4 常用集成電路邏輯模擬工具介紹 3 4 1 ModelSim工具 3 4 2 VCS工具 3 4 3 Quartus Ⅱ工具 3 4 4 Cadence公司邏輯模擬工具 3 4 5 Prime Time工具 3 5 系統驗證 3 5 1 驗證方法學和驗證語言 3 5 2 UVM簡介 3 5 3 基於System Verilog的UVM類庫 3 5 4 UVM舉例 習題 參考文獻 第4章 數字集成電路設計綜合 4 1 設計綜合概述 4 1 1 設計綜合發展及分類 4 1 2 集成電路高層次綜合簡述 4 1 3 集成電路版圖綜合簡述 4 2 集成電路邏輯綜合 4 2 1 概述 4 2 2 HDL編碼風格與邏輯綜合 4 2 3 設計約束的施加 4 2 4 設計約束的估算 4 2 5 高級時鐘約束 4 3 DC工具使用流程 4 3 1 DC圖形模式使用 4 3 2 DC命令模式使用 習題 參考文獻 第5章 集成電路測試與可測試性設計 5 1 集成電路測試技術概述 5 1 1 集成電路測試原理 5 1 2 集成電路測試的分類 5 1 3 自動測試設備介紹 5 2 數字集成電路中的故障模型 5 2 1 缺陷、失效和故障的概念與區別 5 2 2 常用的兒種故障模型 5 2 3 故障的壓縮和故障冗餘 5 3 邏輯模擬和故障模擬 5 3 1 巡輯模擬演算法 5 3 2 故障模擬演算法 5 4 組合電路測試生成 5 4 1 代數法 5 4 2 路徑敏化法 5 4 3 D演算法 5 4 4 組合電路測試生成演算法總結 5 5 可測試性設計 5 5 1 專用可測試性設計技術 5 5 2 掃描路徑法 5 5 3 邊界掃描法 5 5 4 內建自測試法 5 6 SoC測試技術 5 6 1 基於核的SoC測試的基本問題 5 6 2 SoC測試結構 5 6 3 IEEE P1500標準 5 6 4 SoC的測試策略 5 7 納米技術時代測試技術展望 習題 參考文獻 第6章 Verilog HDL數字系統設計 6 1 Verilog HDL入門知識 6 1 1 Verilog HDL概述 6 1 2 Verilog HDL設計方法 6 1 3 Verilog HDL中的模塊 6 1 4 Verilog HDL中對所用詞的約定法則 6 1 5 數、數據類型與變數 6 1 6 運算表達式中的運算符與操作數 6 2 Verilog HDL行為描述與建模 6 2 1 行為建模的基本程序架構 6 2 2 塊結構 6 2 3 塊結構中的常用程序語句 6 2 4 賦值語句 6 2 5 塊結構中的時間控制 6 2 6 行為描述與建模中的任務和麗數 6 3 Verilog HDL結構描述與建模 6 3 1 結構建模的基本程序架構 6 3 2 層次化設計中的結構描述與建模 6 3 3 基於Verilog HDL內置基本邏輯門的結構描述與建模 6 4 Verilog HDL模擬模塊與模塊模擬 6 4 1 Verilog HDI模擬模塊構建 6 4 2 Verilog HDL系統任務和系統函數 習題 參考文獻 第7章 系統集成電路SoC設計 7 1 系統集成電路SoC設計簡介 7 1 1 集成電路設計方法的演變 7 1 2 SoC概述 7 1 3 SoC設計面臨的新挑戰 7 1 4 SoC設計對IP的挑戰 7 1 5 SoC設計的標準化 7 2 SoC的關鍵技術 7 2 1 IP核復用設計 7 2 2 軟/硬體協同設計 7 2 3 互連效應 7 2 4 物理綜合 7 2 5 低功耗設計 7 3 SoC設計思想與設計流程 7 詳細資料或其他書籍請至台灣高等教育出版社查詢，查後請於PChome商店街私訊告知ISBN或書號，我們即儘速上架。 |
